数字音频技术(第6版) 730

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　　第17章数字信号处理703
　　行的处理器，通常都独立于主机CPU（中央处理器），并且是专门为频谱和数值应用中使用的各种运算设计的。例如，可以进行大量的乘法，也可以实现比特保留和循环寻址等专门的寻址模式。在加入了内存和输入/输出电路以后，就得颗集成数
　　处理器。这样
　　颗通用目的的DSP芯片是软件可编程的，因此可以用于各种信号处理应用。作为另一种选择也可以设计一颗用户定制的信号处理器来实现某项具体的任务数字音频应用需要较长的字长和较高的运行速度。为了防止由舍入误差引入失真，内部长必须比外部字长长8-16bit。换句话说，对于高质量应用，需要24
　　bit甚至更长
　　长的内部处理。例如，一颗24bt的DSP芯片可能需要一个56bit的累加器来防止计算长卷积和时出现溢出。
　　17.7.1处理器体系结构
　　DSP芯片通常使用一个流水线体系结构，因此几条并行处理。例如，采取流
　　水线操作以后，取指（从内存中取回指令并更新程序计数器）、解码（对指令进行解码并生成操作数地址）、读取（从内存中读取操作数）和执行（进行必要的各种操作）实际上在一个时钟周期内执行。流水线管理器在技术纯熟的用户编程的帮助下，能够确保高效的处理
　　所有计算机
　　由输入和输出设备、算术逻辑单元、控制单元和内存构成，并用各种总线把这些部件相互连接起来。所有计算机原本都是使用一条单一的顺序总线（冯·诺依曼体系结构），这条总线由数据、内存地址和指令共享。不过，在一颗DSF芯片中，为了进行实时操作，必须要快速完成数量特别大的运算。因此，D采用
　　并行总线结构（比如哈佛体系结构），把数据和指令分别存储在独立的内存中，并通过分立的总线传输它们。例如，一颗芯片可以为程序、数据和直接存储器存取（Direct Memory
　　55，DMA）提供相互分立的总线，能并行进行程序取指、数据读取以及与较慢速周边备的DMA操作。
　　图1717所示为一颗通用目的DSP芯片的框图，很多DSP芯片都遵循类似的体系结构。这颗片有七个组成部分：乘累加单元、数据地址发生器、数据RAM、系数RAM、系数地址发生程序控制单元以及程序ROM。三条总线把这些部分互连起来：数据总线，系数总线和控制总线。
　　在本例中，乘法器是非对称的；它用12bit的系数字去乘24bit的采样点字。乘法的运算结果36bit。对于动态压缩来说，可以从信号本身得出包含控制信息的12在需要时可以同时取
　　两个字，从而提供双精度。在本例中使用了一个40bit累加器。它把乘法的结果加到40bt累器中存储的其他结果上。在运算逻辑单元（Arithmetic Logic Unit，ALU）中，在进行加法之后数据字在被放到数据总线之前必须被量化成24bi采用不同的量化方法